This represents an 81% reduction in physical die area, proving that high-level front-end architectural optimizations translate directly into highly compact, routable, and performant silicon implementation.
Qwen3.8-Max 在一次连续自主运行中把芯片版图面积压缩了 81%,且验证结果落地到真实可布线的物理设计层面,不只是停留在算法层的优化。这类案例值得在"RSI 工具层证据"的清单里和 Anthropic 8× 代码产出、Astra 数学证明并列看待——中国厂商在同一条自动化研发曲线上给出了独立可验证的证据。